基于FPGA全新锁相倍频系统的设计

随着数字时代的来临，更加多的领域使用集成电路来设计电路，FPGA/CPLD等EDA设计更加广大硬件工程师所拒绝接受。其模块化设计为设计人员带给了很多便利，节约了系统的研发时间，使设计人员只必须调用这些模块或者IP核，然后人组一起就可以构建一个非常简单的功能。仅有数字锁相环（DPLL）就是其中一个典型的例子。

然而DPLL在应用于时不存在很多缺失，例如锁相时间宽、捕捉带较宽等。为了防止这些缺点，本文设计了一种全新的振幅追踪倍频系统，有效地提高了DPLL的这些指标，并在项目中获得了较好的应用于。

　　1全数字锁相环的概念　　所谓仅有数字锁相环路，就是环路部件全部数字化，使用数字鉴相器（DPD）、数字环路滤波器（DLF）、数控振荡器（DCO）包含锁相环路。典型仅有数字锁相环的结构如图1右图。

它使用的鉴相器是导前-迟缓型数字鉴相器。鉴相器在每一个周期内获得输出时钟的振幅比本地估计时钟振幅落后或迟缓的信息，这样鉴相器的振幅误差输入只有落后或迟缓两种状态。

将误差振幅的落后或迟缓信息送往序列滤波器后，产生对DCO的加或减半脉冲控制指令去转变DCO的时钟周期，使本地估计时钟的振幅与输出时钟振幅投向。　　环路滤波器使用了K计数器。其功能就是对振幅误差序列计数即滤波，并输入适当的进制脉冲或借位脉冲来调整I/D数控振荡器输入信号的振幅，从而构建振幅掌控和瞄准。

然而振幅瞄准时间与相位抖动之间是一对矛盾体，K值获得大，对抑制噪声不利，因为K值大，计数器对少量的噪声阻碍不有可能计满，所以会有进制或借位脉冲输入。但这样捕捉带不会变大，而且增大了环路转入瞄准状态的时间。反之，K值获得小，可以加快环路的入锁，但K计数器不会频密地产生进制或借位脉冲，从而造成相位抖动，减小了实时误差，适当地对噪声的诱导能力也随之减少。

因此对于一般的DPLL，自由选择必要的K值很最重要。　　　　对于倍频电路，目前大部分都是基于锁相环技术开发的，因此不可避免地也不会将锁相环中设计不存在的对立带进倍频设计中。即使系统倍频的范围很长，但由于PLL的自身缺失所带给的频谱纯度劣、晃动显著、噪声大等缺点是不可避免的。

　　2新的方案的明确提出　　近几年来，更加多的科研机构致力于研发新型的锁相倍频系统，无论在数字还是仿真领域，都有了崭新的突破。在仿真方面，Fordahl研发了一种如图2右图的新倍频仿真方法。

该方法在高频和低频段工作较好，同时有效地提高了在锁相环设计中所带给的缺失。在数字方面，一种全新构架的无转换仅有数字锁相倍频电路早已由某科研机构研制开发顺利，并早已投入使用，其结构如图3右图。

该设计几乎基于FPGA/CPLD设计研发而出，锁相时间较短（只必须一个系统时钟周期tpd的延时），同时具备无转换电路、无晃动、无内部振荡器、功耗低等优点。　　　　本文融合上述两种方法，根据FPGA流水线的操作者思想，设计了一种全新的振幅瞄准倍频系统。在不具备上述两个倍频电路优点的同时，强化了倍频的精度，不断扩大了倍频范围，在系统资源容许的范围内，合理地利用芯片面积与速度的关系，以较多的逻辑单元，设计出有高速倍频系统。

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